RTL Design Engineer

• Вакансия: RTL Design Engineer
• Компания: YADRO
• Грейд: junior/middle/senior
• Формат работы: удаленка, гибридный, офис: Москва, Санкт-Петербург, Нижний Новгород, Екатеринбург, Минск
• Уровень ЗП: от 150 000 до 400 000 gross (зависит от грейда)

Основные задачи:
• Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

Мы ждем от кандидата:
• Опыт разработки RTL от 2 лет.
• Знание Verilog/SystemVerilog.
• Опыт использования RTL-симулятора от 2 лет (any vendor).
• Опыт использования Linux.
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.
• Опыт работы с системами контроля версий.
• Знание современных интерфейсов (AXI, PAB, AHB).
• Знакомство с интерфейсами периферии (SPI, UART, I2C, I3C).

Будет плюсом:
• Знакомство с make и скриптовыми языками (perl/python/tcl/shell).
• Опыт программирования на C/asm.
• Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением.
• Опыт разработки блоков помехоустойчивого кодирования.
• Знание стандартов LTE/5G L1.
• Опыт разработки и имплементации алгоритмов ЦОС.
• Опыт использования Python или MATLAB/Simulink.
• Знакомство с методами верификации.

Подробнее о вакансии и откликнуться

Контакт для связи: %contact_placeholder%