Инженер по UVM верификации

#vacancy #uvm #verolog

Инженер по UVM верификации в российскую технологическую компанию.

Компания рассматривает кандидатов из РФ и Беларуси.
З/п: обсуждается, соцпакет.
Формат работы: Гибрид, Офис, Удаленка(Москва, Санкт-Петербург, Нижний Новгород и Минск);
Уровень позиции: Middle, Senior

Стек: SystemVerilog, UVM;

🔷Задачи:
Планирование функциональной верификации и разработка тестовых планов IP блоков или СнК;
Разработка верификационных окружений для разрабатываемых в компании IP блоков;
Автоматизация процедуры тестирования с помощью скриптовых языков;
Регрессивное тестирования в системах CI;
Взаимодействие с разработчиками IP блока, архитекторами, программистами на всех этапах верификации;
Подключение и настройка VIP для различных устройств и интерфейсов;
Постановка на регрессионное тестирование.

🔷Обязательные требования:
Опыт верификации и/или разработки RTL для FPGA или ASIC, опыт от 3 лет.
Знакомство с архитектурой хотя бы одного современного процессора;
Уверенный пользователь RTL симулятора (any vendor);
Хорошее знание SystemVerilog и его ООП-подмножества;
Владение скриптовыми языками (perl/python/tcl/shell scripting);
Уверенный пользователь Linux;
Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.

Будет приемуществом:
Знакомство с UVM;
Опыт программирования на ASM, С;
Опыт с системами Continuous Integration;
Знакомство с современными SoC интерфейсами (AXI, AHB, OCP, CHI).

Отклики ждем